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開発型 FPGA 入出力制御ボード

( XILINX社 spartan-3 XC3S400,1000,1500 から選択)

 *1500は ダウンロードのみ

機能部品の組み合わせで FPGA 開発を効率で短期に

ダウンロード機構を持ち FPGA プログラムをユビキタス

SRAMを独立2ブロック。複雑処理を容易に実現

同期制御信号でボード間を完全同期

TimeStampで時刻付きデータに

コミニケーションFがパソコンとの仲立ち。PCIから独立

”コミニケーションF”とは

● IOG-PCIFAQのページ

● 開発型 FPGA 入出力制御ボード 開発型 FPGA 入出力制御ボード

● 機能部品の組み合わせで FPGA 開発を効率で短期に top機能部品の組み合わせで FPGA 開発を効率で短期に

● ダウンロード機構を持ち FPGA プログラムをユビキタス topダウンロード機構を持ち FPGA プログラムをユビキタス

● SRAM を独立 2ブロック。複雑処理を容易に実現  [ 以下に可能な例を挙げてみました。 ]top

SRAM を独立 2ブロック。複雑処理を容易に実現

● 同期制御信号で ボード間を完全同期 同期制御信号で ボード間を完全同期

● TimeStampで時刻付きデータに TimeStampで時刻付きデータにtop

● ”コミニケーションF” がパソコンとの仲立ち。 PCIから独立”コミニケーションF” がパソコンとの仲立ち。 PCIから独立

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● ”コミュニケーションF” とは  信号名とその説明

信号は 送り手がRequest、Valid、 受け手がReady,enable これに32ビットデータ。

REQ:Request : 送り手がデータ転送要求をするとき、さらに要求後のデータ転送期間中を示すための信号。

VLD:Valid : 送り手がデータを送るとき1データ単位でこの信号をアクティブにする。受け手にとってはデータの有効/無効状態信号。

RDY:Ready : 受け手はデータを受信するときあらかじめ受信準備完了を送り手に送らなければならない。

          この信号をアクティブにすると送り手は受けてからの受信準備完了を認識する。

          さらにこの信号がアクティブである限り転送可能状態が続く。

          転送途中でパッシブになると転送は強制終了となる。

          再送は一切認められていない。

          さらに受けてはREQがパッシブであるときにはこの信号をアクティブにすることが禁止されている。

          したがってREQがアクティブからパッシブに成ると速やかにパッシブにしなければ成らない。

ENB:Enable : 受け手が受信可能であることを示す信号。

          送り手は この信号がアクティブのとき 複数データ (4データ分) を送ることができる。

転送数の管理

          データ転送は同期信号に同期し、かつVLDをアクティブにして行う。

          ただENBが以前に必要な数分だけアクティブにしていることが必要。

          またデータ数は累積での管理になるため その数のずれを強制的に調整するために

          REQとRDYが共にパッシブであるとき送り手 も受け手も今までの累積数を0とする。

          これにより長時間の累積数でのエラーをなくすことができる。

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